Міністерство освіти і науки Національний університет “Львівська політехніка” Кафедра ЕОМ / Звіт з лабораторних робіт з дисципліни: “Моделювання комп'ютерних систем”  Лабораторна робота № 2 Тема: Розробка та моделювання декодера для семисегментного індикатора. Завдання: Описати на мові VHDL декодер: перша цифра – 7-сегментний індикатор, друга цифра –9-сегментний індикатор. / Змінити вивід цифр 1, 2, 3, 9 на 9-сегментному індикаторі таким чином: / / / / Інші цифри не змінювати. Декодер повинен генерувати числа від 0 до 10. Вихідний код library IEEE; use IEEE.STD_LOGIC_1164.all; entity Decoder is port( X : in STD_LOGIC_VECTOR(3 downto 0); Y1 : out STD_LOGIC_VECTOR(6 downto 0); Y2 : out STD_LOGIC_VECTOR(8 downto 0) ); end Decoder; architecture Decoder of Decoder is begin process (X) begin case (X) is when "0000" => Y1 <= "1110111"; Y2 <= "001110111"; when "0001" => Y1 <= "1110111"; Y2 <= "010100100"; when "0010" => Y1 <= "1110111"; Y2 <= "101000101"; when "0011" => Y1 <= "1110111"; Y2 <= "110001001"; when "0100" => Y1 <= "1110111"; Y2 <= "001001101"; when "0101" => Y1 <= "1110111"; Y2 <= "001101011"; when "0110" => Y1 <= "1110111"; Y2 <= "001111011"; when "0111" => Y1 <= "1110111"; Y2 <= "001000110"; when "1000" => Y1 <= "1110111"; Y2 <= "001111111"; when "1001" => Y1 <= "1110111"; Y2 <= "100001111"; when "1010" => Y1 <= "1110111"; Y2 <= "001110111"; when others => Y1 <= "0000000"; Y2 <= "000000000"; end case; end process; end Decoder;  Часова діаграма / Лабораторна робота № 4 Тема: Моделювання режиму очікування в цифрових пристроях за допомогою оператора wait. Завдання: Змінити час затримки в процесах: CLK – 35 нс, Pr_B – 25 нс. Вихідний код library IEEE; use IEEE.STD_LOGIC_1164.all; entity comp is port( --CLK : in STD_LOGIC; Bout : out STD_LOGIC; Ainout : inout STD_LOGIC ); end comp; architecture comp of comp is signal CLK : std_logic := '0'; begin Pr_CLK: process--(CLK) begin wait for 35 ns; CLK <= not CLK; end process Pr_CLK; Pr_A: process--(CLK) begin --if CLK'event and CLK = '1' then Ainout <= '1' after 5 ns; --elsif CLK'event and CLK = '0' then Ainout <= '0' after 5 ns; --end if; wait on CLK until CLK = '1'; Ainout <= '1' after 5 ns; wait on CLK until CLK = '0'; Ainout <= '0' after 5 ns; end process Pr_A; Pr_B: process--(Ainout) begin --if Ainout'event then Bout <= not Ainout; --end if; wait on Ainout; wait for 25 ns; Bout <= not Ainout; end process Pr_B; end comp;  Часова діаграма / Лабораторна робота № 5 Тема: Розробка та моделювання паралельного регістру та регістру зсуву. Завдання: Описати на мові VHDL паралельний регістр та регістр зсуву. Розрядність паралельногорегістра – 12, регістра зсуву – 10. Вихідний код паралельного регістра library IEEE; use IEEE.STD_LOGIC_1164.all; entity Reg_Paral is port ( DATA_IN: in STD_LOGIC_VECTOR (11 downto 0); CLK: in STD_LOGIC; WE: in STD_LOGIC; RE: in STD_LOGIC; DATA_OUT: out STD_LOGIC_VECTOR (11 downto 0) ); end Reg_Paral; architecture Reg_Paral of Reg_Paral is begin process (DATA_IN, CLK, WE, RE) variable MEDIUM : STD_LOGIC_VECTOR (11 downto 0); begin if (CLK = '1' and WE = '1' and RE = '0') then MEDIUM := DATA_IN; elsif (CLK = '1' and WE = '0' and RE = '1') then DATA_OUT <= MEDIUM; else DATA_OUT <= "ZZZZZZZZZZZZ"; end if; end process; end Reg_Paral; Часова діаграма /  Вихідний код регістра зсуву library IEEE; use IEEE.STD_LOGIC_1164.all; entity Reg_Shift is port ( DATA_IN : in STD_LOGIC; CLK : in STD_LOGIC; WE : in STD_LOGIC; RE : in STD_LOGIC; DATA_OUT : out STD_LOGIC_VECTOR(9 downto 0) ); end Reg_Shift; architecture Reg_Shift of Reg_Shift is begin process (DATA_IN, CLK, WE, RE) variable MEDIUM : STD_LOGIC_VECTOR (9 downto 0); begin if (CLK = '1' and WE = '1' and RE = '0') then for i in 8 downto 0 loop MEDIUM(i + 1) := MEDIUM(i); end lo...